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“这是中国在全球半导体领域首次提出指导产业发展的新原则。”
5月25日，在上海举行的2026国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬(τ)定律”。
那么，到底什么是韬定律？
要理解它，先要从一个半导体领域再熟悉不过的名词说起：摩尔定律。
1965年，美国工程师戈登·摩尔提出了著名的预言，集成电路上可容纳的晶体管数量大约每年会翻一番。1975年将其修正为每两年翻倍。
此后半导体行业半个世纪的发展，反复印证了这一预言，使其一度成为行业发展的圭臬。
从1971年全世界第一块单芯片微处理器拥有2300个晶体管，到20世纪80年代初增至10万个、90年代初上升至1000万个，并在接下来十年中突破1亿个。截至2019年，可容纳的晶体管总数已经超过了100亿个。
而今，摩尔定律正面临物理极限和经济效益双重挑战。物理领域国际刊物《物理世界》专栏作者詹姆斯·麦肯齐直言，“摩尔定律的延续正变得日益困难，且成本不断攀升。”
何庭波介绍，纯粹尺寸缩小带来的收益已趋于平缓，尖端芯片的设计预算超过10亿美元。
那么，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求？这是全球半导体行业亟待攻克的共同难题。
“答案并非在于采用新的制程节点或晶体管架构，而在于改变主要的优化目标本身。”何庭波说，空间缩放仅仅是压缩时间的工具，时间本身应该被用作主要衡量标准。
韬定律的诞生，给出了新的解题方式。
在物理学中，韬代表时间常数，也就是一个系统响应和传播信号所需的基础耗时。
韬定律的解法，就是以“时间缩微”替代“几何缩微”。
它不再只盯着把晶体管做得更小，而是以系统性降低时间常数τ为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。
打个比方，传统的芯片就像一座摊开在平地上的巨型城市。晶体管是散布在各处的楼宇，信号要穿过不同功能区，就得沿着地面七拐八绕，路程远了，时间自然就长了。而逻辑折叠技术，相当于把原本平铺的地面上下叠放，过去隔了几条街的两个单元，现在楼上楼下，信号一抬脚就能直达。路短了，堵点少了，车速快了，芯片自然跑得既快又省电。
那么，这是否意味着韬定律将取代摩尔定律？
中国半导体行业协会副理事长魏少军在接受三里河采访时表示，这两件事并不矛盾。追求集成密度，也是在缩小晶体管间的连线长度，也就是在减少时延。
一位不愿具名的半导体行业分析师向三里河表示，国际通行路线仍是缩小芯片制程，目前的思路是探索一条新的特色路线，既能提升芯片效能，也能绕开摩尔定律面临的现实问题。
更让人意外的，这种突破已非停留在理论设想层面，而是有着长达六年的实践积累。基于该定律，华为过去六年已成功设计并量产了381款芯片。
韬定律更深层次的价值，不仅在于技术突破本身。它构建的，是一套贯穿器件、电路、芯片到系统层面的多层级协同优化体系。
何庭波给出的一个判断是：“未来六到十年内，那些将韬作为首要目标的公司、研究团队和生态系统，将决定未来十年计算领域的格局。”
华为预计到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
这一进程背后，关乎的不只是一家企业的胜负，而是整个产业游戏规则的重构。
(“三里河”工作室)
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